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» 2010年02月05日 00時00分 UPDATE

次世代FPGA技術構想:微細化を超える革新が見えたアルテラ28nm FPGA

28nmプロセス 次世代FPGAの技術構想を披露した米アルテラ。プロセス微細化のほかにも革新的な技術を適用し、FPGAの可能性を高める。

[石田 己津人,@IT MONOist]

求められる「400Gbps時代」への対応

 2010年2月1日(米国時間)、米アルテラが発表した28nm FPGAに関する技術構想について、同社 プロダクト&コーポレート・マーケティング担当 副社長のビンス・フー(Vince Hu)氏は「集積度とI/O性能の大幅な向上を求められる一方、コストと消費電力のアップは認められない、そうした時代の要請に対応するための技術」と自信を見せる。

 3Gネットワーク、FTTH、クラウドコンピューティング、HDビデオ、HD監視カメラなど……。大容量マルチメディアデータがネットワーク上を流れる現在、通信インフラ機器に搭載する半導体デバイスには、広い帯域幅が求められる。

 例えば、ルータ/スイッチの100Gbps対応ラインカードにおいて、1チップでブリッジ機能を担えるFPGAはすでに登場している。アルテラ製品でいえば、11.3Gbpsトランシーバを24個内蔵する「Stratix IV GT」だ。だが、「さらなる帯域幅が求められている」(フー氏)のである。実際、キャリアグレードのエッジルータなどでは、ラインカードが400Gbpsのスループットを持つ。これが今後、一般製品にも広がってくるだろう。

ビンス・フー(Vince Hu)氏 画像1 米アルテラ プロダクト&コーポレート・マーケティング担当 副社長のビンス・フー(Vince Hu)氏

 では、仮にStratix IV GTと同じアーキテクチャで帯域幅400GbpsのFPGAを実現するとどうなるか。

 フー氏は「帯域幅100Gbpsのときに比べて、トランシーバ数、実装面積、消費電力が4倍に増え、これでは顧客に受け入れてもらえない」と話す。確かに、「ムーアの法則」でプロセス技術の微細化は進む。現行のStratix IVシリーズは40nm世代、次は28nm世代が計画される。ただ28nmプロセスを適用しても「やはりトランシーバ数は4倍、実装面積、消費電力も3倍、3.5倍に増えてしまい、これでは不十分」(フー氏)という。


ムーアの法則を超える進化を実現

 そこでアルテラは、プロセス技術を28nmへ引き上げるとともに、3つの先進的な新技術を適用する。このイノベーションにより内蔵トランシーバ数、実装面積、消費電力を増やすことなく、400Gbpsの帯域幅を持つFPGAが実現できるという。以下に説明しよう。

 新技術の1つは「Embedded HardCopy Blocks」である。これは、アルテラのストラクチャードASIC「HardCopy ASIC」の“効能”をFPGAに埋め込んだものだ。具体的には、配線層のわずかなカスタマイズでユーザー独自のロジック回路を設計できる「ハードIP(Intellectual Property)ブロック」を提供する。PCI Expressプトロコルなど標準IPコア、ロジック比率の高いカスタムIPコアを実装する場合、Embedded HardCopy Blocksを利用すれば、ロジックセルでロジック回路を一から構成するのに比べ、実装面積と消費電力を抑えられるという。

Embedded HardCopy Blocksの概念図 図1 Embedded HardCopy Blocksの概念図 ※出典:アルテラ

 現状では、FPGAでプロトタイピング、その設計データをシームレスに反映したHardCopy ASICで量産というパターンを取るユーザーも多いが、Embedded HardCopy Blocksを搭載したFPGAなら最初から量産デバイスとして扱えそうだ。さらに、「用途ごとハードIPブロックを変えることで、多様な市場に多様な製品を投入できる」(フー氏)とASSP的な展開も想定しているようだ。

画像2 28nm FPGA製品で使用される新技術について説明するフー氏 l

 次の新技術は、デバイスが動作中に特定の領域だけを書き換える「パーシャル・リコンフィギュレーション(部分再構成)」である。高い稼働率が要求されるシステムにおける不具合修正、機能変更に役立つ。さらに、実装面積、消費電力の削減という点では、1つの領域に複数の構成情報を割り当てられる利点がある。例えば、ある領域の実現機能をAからBに切り替える際、外部メモリに保存している「構成情報B」を読み込み、「構成情報A」を書き換える。これによりすべての構成情報を常時載せておく必要がなくなる。

 FPGAの部分再構成では米ザイリンクスが先行しており、アルテラは後発になる。ただし、フー氏は自信を見せる。「競合他社の部分再構成は、取り扱いに高度な専門知識が求められ、有効活用しているユーザーはまだ多くないとみている。われわれの場合、既存ユーザーが使い慣れたFPGA開発ツールのQuartus IIを機能拡張し、容易に使えるようにする。ハードルはさほど高くない」。

 新技術の3つ目は「28Gbps内蔵トランシーバ」である。現在、FPGA内蔵トランシーバで最速なのはStratix IV GTの11.3Gbps。競合するザイリンクスも同様の製品を投入しているが、「量産化フェイズに入っているのはStratix IV GTだけ」(フー氏)と、いまでもアルテラがいくぶん先行している。それが28Gbpsとなれば、11.3Gbpsの約2.5倍である。帯域幅が一気に広がる。

 仮に、11.3Gbps内蔵トランシーバの実効速度を10Gbpsとすると、400Gbpsの帯域幅(入出力で800Gbps)を得るには80チャネルも必要になる。現実には1チップに統合するのは難しいだろう。一方、28Gbps内蔵トランシーバの実効速度を25Gbpsとすると、半分以下の32チャネルで済む。実装面積、消費電力で大きな差が出るだけでなく、外部コンポーネントの数も減らせる。システム全体のコスト、消費電力も抑える効果が期待できるだろう。

内蔵トランシーバ内蔵の高速化によるメリット 図2 内蔵トランシーバ内蔵の高速化によるメリット ※出典:アルテラ

PLDで置き換え可能なASIC/ASSP市場は230億ドル

 以上、28nmプロセスの下、Embedded HardCopy Blocks、部分再構成、28Gbps内蔵トランシーバにより、内蔵トランシーバ数、実装面積、消費電力を増やすことなく、1チップFPGAで帯域幅を100Gbpsから400Gbpsへ広げられる見通しなのだ。ある意味、ムーアの法則を超えた進化が実現されようとしている。

 なお、新技術を適用した製品の出荷時期は明らかにされていないが、40nm製品のサンプル出荷がはじまったのが2008年末、アルテラ製品は約2年ごとに世代交代が起こっていることを考えれば、およそのスケジュール感は得られるだろう。また、アルテラが製造委託する台湾TSMCは、2010年第4四半期から28nmプロセスの量産体制に入るといわれる。

 では、この新技術でアルテラは何を狙っているのか。ずばりASIC/ASSPの巨大市場である。アルテラの分析によれば、全世界のPLD市場が2009年で30億ドルだったのに対し、ASIC/ASSP市場は760億ドル(国内でもASIC/ASSP市場は1.4兆円規模、PLD市場は700億円規模とみられる)。そのうち携帯電話と特定のコンシューマ機器を除く、PLDで置き換え可能なASIC/ASSPアプリケーションは全体の3分の1、280億ドルだ。PLDからすれば十分に大きい。

全世界のASIC/ASSP市場とPLD市場の比較 図3 全世界のASIC/ASSP市場とPLD市場の比較 ※出典:アルテラ

 フー氏は次のように話す。「ASIC/ASSPアプリケーションの中でも特にインフラ系は狙い目だ。ASIC/ASSPの主流は依然130nm世代。40nm世代のFPGAなら130nm世代のASIC/ASSPと実装面積はさほど変わらない。さらに、新技術を適用した28nm世代になれば、実装面積はもちろん、帯域幅や消費電力でも優位に立てる。かといって、ボリュームを伴わないインフラ系に向け、ASIC/ASSPがこれ以上の微細化を進めるのは、コスト的に難しいだろう」。

 現在、100Gbpsに対応した通信インフラ機器でFPGA適用が徐々に進んでいるが、すでにアルテラは次の「400Gbps時代」を見据え、手を打ちつつある。近い将来、ASIC/ASSP市場の大きなくさびを打ち込むかもしれない。

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