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» 2015年06月09日 11時00分 UPDATE

FPGA:「Stratix 10」詳細が発表、“どこでもレジスタ”で性能2倍

アルテラがSoC FPGA「Stratix 10 FPGA & SoC」の詳細を公開した。配線遅延に対処する「HyperFlex」の導入などにより、コア性能2倍、最大70%の消費電力削減を実現する。

[渡邊宏,MONOist]

 日本アルテラは2015年6月9日、同社ハイエンドSoC(System on Chip) FPGA「Stratix 10 FPGA & SoC 」(以下、Stratix 10)の詳細を発表した。Stratix 10については「Generation 10」として、Intelの14nmトライゲートプロセスで製造することや、CPUコアにARM Cortex-A53を採用することなどが明らかにされていたが、その詳細については明らかにされていなかった。

 Stratix 10では新たに「HyperFlex」と呼ぶアーキテクチャが導入される。同社ではFPGAの性能向上を考える際に配線遅延がボトルネックになるとしており、全ての配線セグメントにレジスタを配置するHyperFlexアーキテクチャの採用と、14nmトライゲートプロセスの導入により、従来製品比2倍のコアパフォーマンスと最大70%の消費電力削減を可能にしたとしている。

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 新製品は一部で先行投入が開始されており、これまでStratix Vを導入していたデータセンターにStratix 10を導入したところ、SoC FPGAの数は5つから1つに削減しながらも以前を上回るパフォーマンスを発揮し、消費電力についても63%削減できたとしている。「新製品はいままでハイエンドASICしか使っていなかったベンダーにとっても、選択肢に挙がるだけの能力を持つ」(アルテラ プロダクトマーケティングシニアディレクタ Patrick Dorsey氏)

 インテルの2.5D実装技術「EMIB(Embedded Multi-die Interconnect Bridge)」を用いた、ヘテロジニアスインテグレーション「3D SiP」も導入する。これは各種のトランシーバを「TILE」とよぶブロックとしてEMIBにて実装するもので、まずはPCIeから導入するが、イーサネットや5G、PAM-4なども実装可能であり、市場投入までのリードタイムを短縮できる。また、セクターベースの認証と暗号化、多要素認証、PUF(Physically Unclonable Function)に対応した複合セキュリティ機能を搭載しており、Enpirion PowerSoCのへの最適化も行われている。

 Stratix 10のエンジニアリンサンプルは2015年第4四半期に出荷開始される予定だ。

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