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» 2017年02月07日 08時00分 UPDATE

組み込み開発ニュース:高位合成・動作検証ツールによりFPGA設計工数を6分の1に削減

NECは、台Faraday TechnologyにC言語からASIC/FPGA回路を合成できる設計ツール「CyberWorkBench」を提供した。Faraday Technologyは、低遅延・低レイテンシ回路を合成し、設計工数を従来の6分の1に削減した。

[MONOist]

 NECは2017年1月19日、販売パートナーである台Avant Technologyを介して、台Faraday TechnologyにC言語からASIC/FPGA回路を合成できる設計ツール「CyberWorkBench」を提供したと発表した。Faraday Technologyは、同ツールを活用して低遅延・低レイテンシ回路を合成すると同時に、設計工数を従来の6分の1に削減した。

 CyberWorkBenchは、C言語で記述したLSIの機能を必要な回路規模・動作性能の条件を満たす回路に自動変換し、設計期間を短縮する高位合成・動作検証ツールだ。2006年の販売開始から、国内外の製造業100社以上で導入の実績がある。

 Faraday Technologyは、同製品を通信制御用FPGAの設計ツールとして活用。さまざまな合成オプションを利用することで、高性能な通信機器の物理層における低遅延・低レイテンシ回路を合成した。

 設計の初期段階では、回路で実現したい機能をC言語で記述する。低レイテンシ回路を設計する場合、C言語で記述した機能を高性能処理を可能にする内容へ変更する必要がある。従来の人の手によるRTL設計では、内容変更時に多大な修正作業が必要な上、誤りの混入防止が困難だった。

 今回提供したFPGAは、通信制御用ASICのプロトタイプ品として設計したものとなる。同社では今後、活用範囲をASICに拡大する予定だ。

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