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» 2017年05月19日 08時00分 UPDATE

人工知能ニュース:ディープラーニング学習用ハードウェアの電力効率を向上させる回路技術を開発

富士通研究所は、ディープラーニングの学習用ハードウェアの電力効率を向上させる回路技術を開発した。学習処理用データのビット幅を削減して電力効率を向上させつつも、認識性能は劣化しないため、クラウドやエッジサーバでの学習処理が可能になる。

[MONOist]

 富士通研究所は2017年4月24日、ディープラーニングの学習用ハードウェアの電力効率を向上させる回路技術を開発したと発表した。

 今回開発したのは、演算に用いるデータのビット幅を削減した独自の数値表現と、ディープラーニングの学習演算の特徴をもとに、演算器の動きを随時解析しながら小数点の位置を自動的に制御する演算アルゴリズムによる回路技術だ。これにより、ディープラーニングの学習過程において、演算器のビット幅や学習結果を記録するメモリのビット幅を削減でき、その結果、電力効率が向上する。

演算コアによる演算精度の向上 演算コアによる演算精度の向上 出典:富士通

 電力効率は2つの側面から向上する。1つは、浮動小数点ではなく整数で演算することによる消費電力の削減だ。また、ビット幅を32ビットから8ビットにすることで、演算器やメモリの消費電力を約75%削減できる。

 同技術を実装したディープラーニング学習用ハードウェアのシミュレーションで、手書き数字認識用のLeNetとMNISTのデータセットを用いて学習した。その結果、32ビット浮動小数点演算で98.90%の認識率が、16ビットで98.89%、8ビットでも98.31%と、ほぼ同等の認識率で学習可能であることを確認した。

統計情報を用いた演算設定の最適化 統計情報を用いた演算設定の最適化 出典:富士通

 ディープラーニングの学習プロセスで膨大な演算処理を実行するサーバなどのハードウェアでは、利用できる電力量で処理性能の上限が決まるため、電力効率の向上が課題だった。演算に用いるビット幅を減らすなどすれば電力効率は高まるが、演算に必要な精度が不足し、ディープラーニングの認識性能が劣化してしまうことがあった。

 認識性能を落とさずに、電力効率を向上できる同技術により、ディープラーニングの学習処理を、クラウドサーバだけでなくデータが生成される場所に近いエッジサーバでも適用可能になる。

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