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» 2013年01月23日 12時47分 公開

前田真一の最新実装技術あれこれ塾:第13回 TSVが量産技術へ〜Wide I/O規格 (3/3)

[前田真一,実装技術/MONOist]
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 これまでのLPDDR2やDDR3などJEDEC規格のメモリバスでは並列して一度送るデータ(DQn)は4ビット、または8ビット単位です。この4ビットまたは8ビットごとに同期信号(DQS/DQS-)を同時に送り、同期させています。この4ビットや8ビットの信号群(レーン)を複数、同時に送ることにより、8ビットから32ビットの並列データをやり取りしています(図9)。

図9 DDRメモリの同期信号 図9 DDRメモリの同期信号

 Wide I/Oメモリでは1つの同期信号に同期するデータが16ビットとこれまでの倍になっています。この16ビットのデータブロック(レーン)をチャネルあたり8組、並列にして128ビットのデータを同時に送ります。

 この同一内1ビットのデータ同期はもちろんですが、8つのレーン間の同期誤差(スキュー)についても一定の値以下にする必要があります(図10)。

図10 Wide I/Oメモリの同期信号 図10 Wide I/Oメモリの同期信号

 このため、Wide I/Oメモリではレーン間の同期を調整する機能が用意されています。

 基本的には、データバス速度が200Mbps、今後の高速使用でも266Mbpsと遅くなったため、タイミング設計は余裕のあるものとなっています。

 データバス速度が遅くなると、メモリの消費電力が大幅に減少します。

 図6の回路で、負荷Cが増大すると信号の速度が遅くなると説明しました。

 この積分回路はCの変化だけではなく、ドライバのもつ出力インピーダンス(R)によっても波形が変化します。Rを小さくすると波形は早い立ち上がり/立ち下がりとなり高速動作が可能となります(図11)。しかし、Rが小さくなると回路に流れる信号電流が大きくなり、回路の消費電力が増大し、消費電力が増大します。信号速度が遅くなれば、ドライバのRを大きくし、信号電流を減少させることができます(図12)。

図11 積分回路はRが変化しても波形が変わる 図11 積分回路はRが変化しても波形が変わる
図12 ドライバの出力インピーダンスを大きくすると信号は遅くなるが消費電力は減少する 図12 ドライバの出力インピーダンスを大きくすると信号は遅くなるが消費電力は減少する

 また、CMOS回路では信号が変化している時に大きな電流が流れるので、回路が低速化して、信号が安定している時間が長くなれば、消費電力が減少します(図13)。

図13 CMOS回路はスイッチング時に電力を消費する 図13 CMOS回路はスイッチング時に電力を消費する(クリックで拡大)

 Wide I/OメモリではTSVを使い、配線長さを極限まで短くしています。

 信号の波長に比べ、配線が短いため、メモリパッケージ内のメモリとコントローラ間の配線は伝送線路としてみる必要がありません。このため、信号の電力を小さくしてデータ転送が可能となります。

 このようにWide I/Oメモリはこれまでのメモリに対して大幅な消費電力の削減が期待されています。しかし、Wide I/Oメモリでは512ビットという多くのデータが同じタイミングでスイッチングをおこないます(図14)。

図14 最大512ビットが同時にスイッチング 図14 最大512ビットが同時にスイッチング

 このため、大きな同時スイッチングノイズが発生する危険性があります。この同時スイッチングノイズ対策として、Wide I/Oメモリでは多くの電源・グランドピンを用意します。

 DDR2メモリではIO電源ピンが大容量タイプでも8本、IOグランドピンが8本ですが、Wide I/Oメモリではおのおの64(チャネルあたり16)本が用意されています。

 また、パッケージ内でのメモリチップ間接続の方法にはL成分が大きく同時スイッチングノイズが発生しやすいワイヤボンディングではなく、TSVの使用が期待されています。

5. System ICも対応が必要

 モバイル用メモリを使う製品では、製品の小ささ、薄さ、軽さが大きな性能要素になります。このため、部品をできるだけ小さくするために、PoP(Package on Package)実装やSoS(Silicon on Silicon)実装が多く使われます(図15)。

図15 PoP(Pckage on Package)実装 図15 PoP(Pckage on Package)実装

 LPDDR2メモリのパッケージは0.4〜0.65 mmピッチで89〜240ボール(パッド)です。これに対して、Wide I/Oメモリでは、40μm×50μmピッチで1200パッドとなります。

 これを実装するためにはコントローラIC側にも同じだけのパッドを配置、配線する必要があります(図16)。これだけの多ピンをファインピッチで接続するためにはコントローラIC側の設計、高信頼性接続技術が要求されます。

図16 ASIC側にもWide I/Oメモリに対応したパッド配置が必要 図16 ASIC側にもWide I/Oメモリに対応したパッド配置が必要

 システムICサイドでもWide I/Oメモリ対応技術が発表され始めています。


筆者紹介

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前田 真一(マエダ シンイチ)

KEI Systems、日本サーキット。日米で、高速システムの開発/解析コンサルティングを手掛ける。

近著:「現場の即戦力シリーズ 見てわかる高速回路のノイズ解析」(技術評論社)


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