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» 2015年12月14日 07時00分 公開

SYSTEM DESIGN JOURNAL:サブシステムIPがチップの境界を越える (3/3)

[Ron Wilson,Altera Corporation. MONOist]
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ボード上

 Speeding Edgeの創始者であるLee Ritchie氏によれば、ボード設計者にとって特に困難な状況があるといいます。その中には、高速シリアルレーン、広帯域なパラレルバス、場合によってはルーチンジョブと考えられるようなSoCへの電源とグランドの接続などがあります。

 「高速シリアルI/Oには良い面と悪い面があります」とRitchie氏は述べます。良い点は、一般にシリアルレーンが置き換える広域パラレルバスよりも、差動ペアの方がインピーダンス変動とノイズ源に対する感度がはるかに低くなり得ることです。さらに、72ピンのDDRインタフェースにあるような、ボードを横切る帯を作らないので、必要なボード面積がはるかに少ないことも挙げられます。

 悪い点は、驚くほど高速であることです。Ritchie氏は、「1GHz未満の信号であれば問題はあまりないのですが、私たちは56GHzの信号を扱おうとしているのです。そのような速度では、レイアウトの問題が発生するだけではありません。信号はどのように検出すればよいのでしょうか」と述べています。

 光ファイバーを必要とするほど高速な信号には、注意深く作成した最短の直接トレスが必要です。例えば、光学トランスデューサからアングルやビアを通さずにSoC上の外部ピンに直接向かうトレスが必要です。言うまでもなく、この要件によって、そのようなトランシーバーを持つサブシステムブロックの配置が著しい制約を受けます。

 ボード設計者から見ると、そのような問題は高速パラレルバスに対処するよりも扱いやすい問題です。幸いにも、これらの例の内、ほとんど唯一の一般的な使用例は、DRAMへのDDRインタフェースです。このケースでは、ボード設計者はDRAMチップ(DIMM)の順序と同じ順序(Ritchie氏の警告によれば、順序の調整には複数のボード層が必要)で、かつ信号線の間に過度のゆがみがなく、ルーティングがピングリッドから抜け出ることができる状況でインタフェースピンを互いに近く配置する必要があります。このこともまた、サブシステムの配置に対する制約になる場合があります。

 多くのI/Oピンを同時にスイッチする必要がある、あるいは、GHzレベルのアナログ信号が大きなスイッチング電流のすぐ横を通過する必要があるデザインなどでは、GPIOとアナログ信号との間でも問題が発生する可能性があります。幸い、高速GPIOはほとんど使用されなくなったので、心配する必要があるのは高速アナログ信号だけとなりました。

 次は電源です。Ritchie氏は、「電圧は低下傾向にありますが、電流は50〜60Aに達する可能性があります。それをどのように供給しますか。その電圧ではリップルやノイズに許される余地はわずかしかありません」と述べています。その上、供給電流が突然大きく変動する最近のパワーマネジメント技法では、パスインダクタンスのような小さな問題が突発的に大きな問題となります。実際、供給トレスは、大電流が流れていることを除けば高速アナログ信号のパスに他なりません。

 ボードの隅にあり、長い配線を通してSoCに給電するレギュレータは、今日の大電流と高速スイッチング負荷に対しては過去のものです。今必要なものは、POLレギュレータとそれに関連する受動部品です。その多くはSoCのすぐ隣に配置することと供給ピンへの幅広い配線を必要とします。

 ダイ上のさまざまなサブシステムIPブロックにはさまざまなパワーマネジメントゾーンがあるため、複雑なSoCは10数個の独立したサプライレールを持つことがあります。各レギュレータは、フットプリントを占有するだけでなく、ノイズと安定性の問題のために、周囲に非ルーティングゾーンを設ける場合があります。Ritchie氏は、「最近作成したあるボードにはVddが29個もあったため、正しく給電するのに1カ月を要しました」と述べています。

良くもあり悪くもあること

 サブシステムIPが将来のSoCデザインであることには明白な理由があります。しかし、サブシステムは、チップのフロアデザイン、ピンアサインメント、ボードデザインへ既に存在する問題を過度に制約する、柔軟性のない、移動できない大問題となる可能性があります。スムーズに共同作業ができるチップチームとボードチームが最初のフロアプランデザインを開始する必要があります。そして、繰り返しの作業を行う準備を整える必要があります。



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