連載
» 2016年02月10日 07時00分 公開

SYSTEM DESIGN JOURNAL:「SoC」or「SoC」?統合へのさまざまな道 (2/4)

[Ron Wilson,(Editor-in-Chief, Altera),MONOist]

マルチダイパッケージング

 直感的に分かることですが、ダイ間の帯域幅を最大化し、レイテンシを最小化する最も良い方法は、ダイ同士を極力近づけて配置することです。そこで、脚光を浴びたのが2.5D/3Dパッケージングです。これらのアプローチはこれまで高いコストや信頼性の問題が伴いましたが、今ではハイエンドの防衛システムからメインストリーム、さらには低コストの用途にまで広がっています。

 恐らく最も議論された2.5D/3D手法であるシリコン貫通電極(TSV)は、依然としてハイエンドにとどまっています。TSVは、その名が示すようにダイを貫通し、一番上のインタコネクトスタックから背面のマイクロバンプまで信号や電力を送る方法です。TSVを形成するには、非常に深く、狭い穴をウェハにエッチングし、ライナー材料を穴の壁面に堆積させた後、タングステンなど導電性材料で穴を充填し、底部が露出するまでウェハの背面を研磨します。得られる極薄ウェハの取り扱いは言うまでもなく、これらのステップはいずれも実際にはかなり難易度が高いことが分かっています。

 現在TSVの主な用途は2つありますが、いずれも量産ではありません。1つは、TSMCのCoWoS(Chip on Wafer on Substrate)プロセスです。CoWoSは実際にアクティブICウェハにTSVを形成するのではなく、アクティブダイをシリコンインタポーザへ下向きにマウントします。インタポーザはTSVを使用して、ダイがある上面からパッケージバンプがある底面まで接続します。

 もう1つの意欲的な用途はDRAMスタックです。HMC(Hybrid Memory Cube)およびHBM(High Bandwidth Memory)デザインは、DRAMダイにTSVを使用して、スタック内のダイ間で垂直に信号を渡します。ご想像のように密なアクティブ・ダイにTSVを形成することは、付随するレイアウト、リソグラフィ、ストレインエンジニアリング上の課題を勘案すると、決して簡単なことではありません。

 しかし、TSVの導入は大きな見返りが得られます。TSVは通常のボンディングワイヤよりはるかに低いインダクタンスで、積層ダイ間に膨大な数の接続を形成することが可能です。HBMはホストダイと積層DRAM間で100Gbpsを超えるデータレートをサポートできるとしています。これは、通常のシングルダイGDDR5 DRAMに提案されている帯域幅の約4倍に相当します。TSVはダイ間の接続密度を大幅に高め、接続インダクタンスをボンディングワイヤより大幅に低くすることにより、広帯域幅で比較的低レイテンシのダイ間接続を実現することができますが、デザインと製造の大幅な複雑化という代償が伴います。

 一方、プロセスの複雑化や歩留まりの問題を伴うことなく、TSVの高密度と低インピーダンスを実現しようと取り組んでいる設計者もいます。そうした取り組みの1つが、インテルのEMIB(Embedded Multidie Interconnect Bridge)です。EMIBは、CoWoSと同様に2.5Dアセンブリで、フリップチップのようにダイを下向きにサブストレート上にマウントします。しかし、EMIBのサブストレートは、TSVを形成したシリコンインタポーザではなく、上面にダイと接続するためのバンプ、底面にパッケージボールを備えた通常のパッケージングサブストレートです。

 標準サブストレートは優れたインタコネクト能力を備えていますが、メタルトレースがダイ上のI/Oパッドに合わせて広いピッチに設定されており、目的の高密度ダイ間接続には密度が十分ではありません。そこで、インテルはブリッジ部分に別の対策を講じました。

 EMIBはサブストレートの上面に小さな矩形シリコンが埋め込まれています。この矩形シリコンは、ダイを置いたときにブリッジの端が隣接するダイの端の下に位置し、ダイの下でブリッジを形成するように配置されています。このブリッジは、通常のシリコンタイプのインタコネクトによって接続された一連のマイクロバンプを各端に備えており、隣接するダイ間に高密度で短い電気ブリッジを提供します。

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