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» 2016年05月16日 07時00分 公開

SoC設計者がIPに関心を持つべきタイミングSYSTEM DESIGN JOURNAL(2/4 ページ)

[Ron Wilson,(Editor-in-chief,Altera),MONOist]

FPGAベースエミュレーションへの関心と問題点

 問題は、SoCユーザーが使用するIPをSoCデザインチームが検証する際に発生します。ちょっとしたジレンマがあるのです。

 設計者は検証範囲のレベルをできるだけ高くしたいと考え、車載機器のユーザーもそのことを要求する場合がある一方、SoCデザインの徹底したシミュレーションが不可能な場合があります。サードパーティーIPブロックに対する十分な検証結果や、それをチップ全体のシミュレーションに組み入れるのに十分な情報がない場合があります。ブロックレベルでは隠れていた問題が統合プロセスで明らかになることがあります。完全に統合されたSoCは、特にソフトウェア統合中にコードを実行できるほど高速なシミュレーションモデルでなければならない場合、大きすぎて有用なシミュレーションができない可能性があります。

 これらの問題により、FPGAベースのエミュレーションへの関心が高まっています。これは基本的に、必要なI/Oを備えたFPGAボードをチームが手早く作成し、SoCロジックデザインをロードし、機能検証からサイクルレベルの精度の検証までをほぼリアルタイムの速度で実行するというものです。

 しかし、AtosのエンジニアであるHuy-NamNguyen氏は、FPGAプロトタイピングには固有の課題があることを論文で警告しています。Nguyen氏は2つの具体形な問題に焦点を当てています。最初の問題は、FPGAプロトタイプの制御性と可観測性の制限がシミュレーターより大きいことです。

 Nguyen氏によれば、特定の検証段階を念頭に置いて、プロトタイプを設計するのが賢明です。たとえそうしても、試験を提案してから結果を理解するまでのターンアラウンドタイムが極めて長くなる可能性があります。

 もう1つの問題はさらに根本的なものです。IPをFPGAに移植するには、少なくともIP開発者の積極的な支援が必要です。多くの場合、この移植作業自体が1つのデザインになり、SoCデザインからリソースを転用し、元のIPから構造的にも機能的にも異なるものになります。IPをFPGAに移すこと自体が非現実的であることが分かる場合もあります。

 Nguyen氏は、SoCデザインにサードパーティーのPCI-ExpressR(PCIeR)コアを使用した最近の例を引用しました。このコアはGen3のx16実装でしたが、FPGAプログラマブルファブリックに変換すると、Gen1x1コア用の余裕と速度しかありませんでした。Nguyen氏によれば、このバージョンを使用するとデザインのトラフィックフロー全体が変わっていたと考えられます。

 そのため、SoCデザインチームはチームはネイティブなハードPCIeをFPGAに使用し、IPベンダーのコアデザインは検証しないことに決めました。その結果、SoCチームは少なくとも1つの主要IPコアをデザインで検証していないチップをシステム設計者に提供することになりました。

 試験も別の問題をもたらします。SilabtechのCEOであるSujoy Chakravarty氏は「車載機器業界は、考えられないほどのDFT(Design-For-Test)範囲を要求しています」と述べています。IPベンダーが問題ないと考えるテストデザインでも、車載機器ユーザーによるシステムデザインレビューでは却下されることがあります。

 これらの点から重要な警告が与えられます。SoCベンダーがシリコンで実証されたIPを使用した場合や、チップを徹底的に検証した場合でも、重要な車載機器アプリケーションの要件を満たさない場合があるということです。

 市販商用コンポーネントを軍用グレードのシステムに使用しようとした軍事契約企業は、このような課題を長年経験してきています。しかし、突然関心を持ち始めた車載機器市場に専門領域を応用しようとする今日のシステムデザインチームの多くにとって、これは予期せぬ試練かもしれません。

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