　Western Digital（ウエスタンデジタル／WD）は2019年6月18日（現地時間）、同社が開発を主導するオープンソースプロセッサIP（Intellectual Property）「SweRV Core」について性能強化や開発環境の拡充などを発表した。同IPのRTL（Register Transfer Level）はGitHubのリポジトリからダウンロードできる。

　同プロセッサはISA（命令セットアーキテクチャ）にオープンソースの「RISC-V（リスクファイブ）」を採用する。WDはRISC-Vを活用したプロセッサ開発を進めており、ストレージコントローラーや機械学習など特定用途向けプロセッサへの応用を目指している。

SweRV Coreの概要（クリックで拡大）出典：Western Digital

性能向上、デバッグ強化を図ったSweRV Core 1.1

　SweRV Coreは9ステージのパイプラインを持つインオーダー実行型スーパースカラプロセッサ。32ビットの「RV32IMC」をサポートし、WDの予測性能では28nmプロセスのCMOSロジック上で最大1.8GHzでの動作を可能としている。組み込み向けベンチマークテストの作成を手掛ける業界団体であるEEMBC（Embedded Microprocessor Benchmark Consortium）が開発するCPUコアベンチマーク「CoreMark」のスコアでは、最大5.0CoreMarks/MHzに達するという。

　今回のアップデートでSweRV Coreはバージョン1.1となった。機能強化のポイントは以下の通りとなる。

RISC-V互換性の向上
- シングルステップのデバッグ時、複数命令が実行されないようにした
パフォーマンスの改善
- 命令フェッチユニットのメモリアクセス性能を向上
- 除算命令のパフォーマンス改善
- I/Oタイミング制御を改善
メモリ保護機能（memory protection windows）の追加
その他
- 誤り訂正の改善

　また、WDは同社が開発するオープンネットワークプロトコル「OmniXtend」が、Barefoot NetworkのP4プログラマブルイーサネットスイッチASIC「Tofino」に対応したと発表した。OmniXtendはマルチソケットRISC-Vシステムやヘテロジニアスアーキテクチャシステムでキャッシュコヒーレンシを解決する技術。コヒーレンシメッセージをイーサネットで交換することが特徴だ。

　今回の対応により、「CPUやGPU、機械学習アクセラレータ、FPGAといった異なるアーキテクチャ間でも、イーサネットスイッチを介して単一のメモリプールを共有できる」（WD）としている。

OmniXtendのアーキテクチャ（クリックで拡大）出典：Western Digital

SiFiveとの提携でPlatformIO Plusが無償で利用可能に

　さらに、WDはRISC-Vチップを手掛けるファブレス半導体メーカーのSiFiveと提携し、IoT（モノのインターネット）デバイスやマイコンの統合開発環境を提供するPlatformIO Labsと戦略的パートナーシップを結んだと発表した。

　このパートナーシップ締結により、RISC-Vやその他のアーキテクチャの開発に携わるプログラマーに対して、これまで有償だった「PIO Plus Unified Debugger」や「PIO Uniting Testing Engine」などを無償で提供する。今回の提携により、PlatformIOは「RISC-Vエコシステムなどエンドツーエンドの組み込みテクノロジー設計に向けた完全にオープンソースの支援環境となる」（WD）としている。

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