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» 2021年08月23日 06時30分 公開

インテルの最新CPUアーキテクチャはより広く深く、GPUがHPCのムーンショットにモノづくり最前線レポート(5/5 ページ)

[朴尚洙,MONOist]
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「Ponte Vecchio」が競合との差を一気に乗り越えるムーンショットに

 Xeは高性能ゲーミングだけでなく、「Xe HPC」としてHPC向けにも展開する。太田氏は「インテルはHPC分野で技術的に積み残してきたことが数多くあり、幾つかの仕様で競合との差が大きく開いているという現状がある。これを潔く認めつつ、競合との差を一気に乗り越える“ムーンショット”になるのがXe HPCだ」と説明する。

HPC分野での競合との差を「Xe HPC」で一気に乗り越える HPC分野での競合との差を「Xe HPC」で一気に乗り越える(クリックで拡大) 出典:インテル

 Xe HPCもコア単位はXe-coreを用いているが、Xe HPGとは構成が少し異なる。「Xe-coreは、命令セットのレベルから市場セグメントに最適化して設計できるという特性を生かした」(太田氏)。例えば、HPCで求められるFP64(倍精度浮動小数点数)に対応したり、マトリックスエンジンのビット幅をより広く取ったりしている。

「Xe HPC」の「Xe-core」 「Xe HPC」の「Xe-core」(クリックで拡大) 出典:インテル

 なお、Xe HPCのスライスは、それぞれ16個のXe-coreとレイトレーシングユニットなどから構成されている。さらに、このスライスを4つ束ねて高速のL2キャッシュやHBM2eコントローラー、専用ファブリックの「Xe Link」などを組み込んだスタックとなる。このスタックが、HPC向けで1個のGPUとして運用される単位になる。このスタックは、追加コンポーネントなしで最大8つまで接続可能であり、Xe Linkにより8つのスタックを1つのノードとして利用できる。

「Xe HPC」のスライス「Xe HPC」のスタック 「Xe HPC」のスライス(左)とスタック(右)(クリックで拡大) 出典:インテル
「Xe HPC」のスタックは最大8つまで接続可能 「Xe HPC」のスタックは最大8つまで接続可能(クリックで拡大) 出典:インテル

 このXe HPCを製品として展開する際の形になるのが「Ponte Vecchio」である。インテルが2021年7月に発表したさまざまな半導体技術を盛り込んだPonte Vecchioは、A0シリコンと呼ぶ初期サンプルの動作を確認しており、AI処理性能はFP32で45TFlops以上、メモリファブリックの帯域幅は5TB/s以上、外部接続インタフェースの帯域幅は2TB/sを達成している。「先述した競合との差を埋めるのに十分な性能であり、まだまだやることはたくさんあるが希望が見えてきた」(太田氏)という。

「Ponte Vecchio」の半導体技術A0シリコンの性能 「Ponte Vecchio」に盛り込まれたさまざまな半導体技術(左)とA0シリコンの性能(右)(クリックで拡大) 出典:インテル

 Ponte Vecchioは、1ユニットでの利用だけでなく、Xe Linksを介して複数ユニットを接続したり、Sapphire Rapidsと組み合わせたりしたサブシステムなどの構成も考えられる。しかし、CPUとGPUが共存するシステムでの課題として、CPUとGPUを用いたソフトウェア開発環境の分断がある。インテルはこの課題を解決するためのツール「oneAPI」を提唱しており、インテルの競合であるArmのCPU、NVIDIAやAMDのGPUなどにも対応するオープンなツールとなっている。

CPUとGPUが共存するシステムでの課題「oneAPI」で解決 CPUとGPUが共存するシステムでの課題(左)を解決するツール「oneAPI」(右)(クリックで拡大) 出典:インテル

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